verilog学习笔记之基础篇3

软核，固核和硬核的概念

软核（soft core）
   功能经过验证的，可综合，实现后电路结构总门数在5000门以上的verilog HDL 模型称之为软核；

固核（firm core）
   我们把在某一种现场可编程门阵列（FPGA）期间上实现的，经验证时正确的总门数在5000门以上电路结构编码文档，称之为固核；  

硬核（hard core）
   我们把在某一种专用半导体集成电路工艺的（ASIC）期间上实现的经验证是正确的，总门数在5000门以上的电路结构掩膜，称之为硬核；

   显而易见，固核和硬核与其他外部逻辑结合为一体，灵活性要差得多。软核具有最大的灵活性，它可以很容易的借助EDA综合工具与其他外部逻辑结合为一体。


Verilog 模型可以是实际电路的不同级别的抽象
系统级（system level）： 用高级语言结构实现设计模块的外部性能的模型；
算法级（algorithm level）： 用高级语言结构实现设计算法的模型；
RTL级（register transfer level）： 描述数据在寄存器之间流动核如何处理这些数据的模型；
门级（gate level）： 描述逻辑门以及门之间的连接的模型；
开关级（switch level）： 描述器件中三极管和储存节点以及它们之间连接的模型。