PCB走线信号分析3-串扰

先看串扰的一些概念，串扰是指信号在传输通道上传输时，因电磁耦合而对相邻传输线产生的影响。

变化的信号(如阶跃信号)沿传输线由A到B传播，传输线C到D上会产生耦合信号。当变化的信号恢复到稳定的直流电平时，耦合信号也就不存在了。因此串扰仅发生在信号跳变的过程当中，并且信号变化得越快，产生的串扰也就越大。串扰可以分为容性耦合串扰(由于干扰源的电压变化，在被干扰对象上引起感应电流从而导致电磁干扰)和感性耦合串扰(由于干扰源的电流变化，在被干扰对象上引起感应电压从而导致电磁干扰)。

 

容性耦合示意图

感性耦合串扰

其实这两种串扰还有很多理论上的分析啊，什么的，还有公式计算，我不怎么喜欢，就感性的去理解一下，关键的是我们知道这些干扰，然后想出对应的策略，去减少这种干扰。见笑了啊。

接下我们看看软件方面对串扰的分析。启动hyperlynx，和上次一样，打开一空的cell原理图。

其中那个传输线右键，选择如下

然后点击edit couplingregions

这是一典型的四层板的布局，我们可以设置这三个信号的位置和见距，还有线长和线宽，进而观察串扰的程度，其实这个软件，也是建立在上面谈到的一些理论模型上面的，这里用软件直观的表现出来了。

确定后回到主界面点击示波器仿真

说一下，在开始建立那个3条传输线的时候，我把中间的那个条传输线发送端拉低电平，它的接受端是紫色波形，看到了没有？紫色的波形，不是低电平，有很大的失真，这就是串扰引起的干扰。干扰峰值最大都有0.78V了，这个肯定不好的。

接下来我们就从实用角度说说如何减小这个干扰。

上一篇我们说到那个传输线的反射，要加匹配电阻，这次我们先加上，看看效果。

紫线的峰值可以说是骤减啊，看来加匹配电阻是一剂好药啊，其实我们在设计高速电路板都要加上匹配电阻，比如访问SRAM，和FLASH，它们都需要再控制器输出口接上匹配电阻，然后再去调整它们到SRAM和FLASH的线长，因为访问这些存储器，延时时间很重要，要调整线长尽量保证延时时间相同。电流速度是6in/ns，这是个经验值，容易记的，应该记住。

第二种方法，我们增加线间距。从8mils改为16mils，为观察明显效果，我去掉匹配电阻。

和原始相比，有改善，干扰峰值在0.63V，

第三种方法，我们在上面基础上添加，增加线宽。网友可以自己试验，基本上没有改善。

第四种方法，上面的试验，我们都是把这个3个信号线都放在顶层的，现在我把它放到中间层。

干扰峰值只有0.4V了，有改善。

第五种方法，我将第一根线，放在顶层，第二根线放中间层，第三根线放底层，网友自己试验吧，基本上没有串扰了。

从软件上看，减少串扰的，方法比较有效的是，增加匹配电阻，增大线间距，还有就是比较敏感的电路不要放在同一层。

红色是网友的结论，参考一下，绿色是我自己的看法，个人观点啊。

其实不管是设计前的串扰计算，还是布局布线前的仿真，或是布局布线后的仿真，都是为了使PCB板能快速达到最小的干扰。因此需要在设计过程中运用以前的经验来解决现在的问题，以下就是有效避免布局布线中串扰的经验总结：

　　1)容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载可以减小耦合干扰的影响；（最好保证走线的特性阻抗不变，就是说走线，不要突然改变线宽，或者厚度，尽量不要用尖锐的拐角）

2)尽量增大可能发生容性耦合导线之间的距离，更有效的做法是在导线间用地线隔离；

（这个说的是防护线，就是说在2个信号线间加入地线）

　　3)在相邻的信号线间插入一根地线也可以有效减小容性串扰，这根地线需要每1/4波长就接入地层。（好像和上面一样）

　　4)感性耦合较难抑制，要尽量降低回路数量，减小回路面积，不要让信号回路共用同一段导线。（这回路面积是指信号传输线，和返回路径构成的一个环路的面积，类似电流环，右手安培定律，它容易对旁路产生互感，对自己的传输路径产生自感，进而引起，瞬态阻抗的变化，干扰就来了啊。这里还有一个名词，叫地弹，就是这个机理产生的。）

　　5)避免信号共用环路。（这就不用说了，每个信号都有自己的返回路径，当然最好不要共用的啊。）各回各家，各找各妈。呵呵。